• Полная совместимость ANSI/ATA 878.1, Local Area Network Standard ARCNET
• Дизайн написан полностью в VHDL, исключение только функции RAM и FIFO
• До 16 страниц передачи/приема для ARCNET-пакетов
• Битрейт от 19 кбит/с до 20 Мбит/с
• Автоматическое прикращение передачи пакетов после EXCNAK
• Автоматическое повторение TOKEN
• Улушенная конфигурация сети
• Расширенные функции диагностики
• Обнаружение двойных узлов
• Простой интерфейс регистра
• Доступен интерфейс "классической" шины / Wishbone
• Может быть перенесен на другие FPGA
• Обновление и модернизорование легко осуществимы
• Testbench доступен в VHDL
• Поддержка 1-Wire чипов для сохранения параметров и лицензионных настроек (по выбору)
• Режим Receive-All (по выбору)
• Мостовая функция с виртуальными узлами (по выбору)
• Полный лист узлов сети (по выбору)
• Другие функции в разработке